VHDL 是一種硬體描述語言，它的語法與 C 語言相似、易學易用，而且能夠允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用：邏輯閘層次模型 (Gate Level Model)、暫存器轉移層次 (Register Transfer Level)，以及行為模型(Behavioral Model) 等3種不同層次的表示法來描述所設計的電路。


　　使用硬體描述語言Hardware Description Language來進行硬體設計，是近年來在積體電路設計領域中新興的一股潮流，愈來愈多的 ASIC design house 使用 VHDL 或者是 Verilog 來設計 ASIC。


　　Verilog 是業界廣為使用的硬體描述語言，而 VHDL 因其嚴謹特性已經成為 IEEE 協會認可的業界標準。兩者各有其擁護者，但是發展目標一致都是希望能協助設計者縮短積體電路的設計流程。


　　有鑒於市面上本介紹 VHDL 硬體描述語言的書籍，一般都著重於拿一些電路的例子比較淺顯地介紹 VHDL，有許多深入淺出的處理方式雜散地分佈在各個章節，讓一般初學 VHDL 的設計人員必需經過一段長時間參考許多書籍或者是資深人員設計的方式來達成所想要設計的電路；對於設計出來的電路如何作模擬以及驗證也沒有完整的範例檔案存在於隨書所附的儲存媒體中 (磁片或光碟片)，使得整本書的實用性因而降低了許多，更不用提到要將 VHDL 的語言架構、特性以及能否用於電路合成的 VHDL語法作一番詳細地分類與介紹，能夠作為電路模擬的 VHDL 語法並不能代表著就能用於電路邏輯合成的；也就是說有些 VHDL的語法是專門用來作為電路仿真之用的並不適用於邏輯合成的，因而讓一些剛開始使用 VHDL 來設計數位電路的新手們感到困惑。也因此釀成了筆者編寫此書的動機。